| Titre : | Le Langage SysytemVerilog : synthèse et vérification des circuits numériques complexes |
| Auteurs : | Sébastien Moutault ; Jacques Weber |
| Type de document : | texte imprimé |
| Editeur : | Malakoff : Dunod, 2009 |
| ISBN/ISSN/EAN : | 978-2-10-051801-2 |
| Format : | 1 vol. (XII-291 p.) / couv. ill. / 24 cm |
| Note générale : | Bibliogr. Index |
| Langues originales: | |
| Index. décimale : | 621.395 (Systèmes de circuits informatiques) |
| Catégories : | |
| Mots-clés: | Verilog (langage de description de matériel informatique) |
| Résumé : |
SystemVerilog est l'un des langages de description des circuits numériques les plus récents (2005). Il Est le premier langage qualifié de HDVL, pour Hardware Description and Verification Language. Il Hérite à la fois des capacités de description de modules synthétisables et des facultés d'abstraction des langages objets qui permettent la vérification de systèmes complexes. Le livre est organisé en quatre parties : Une première exploration rapide permet de découvrir l'ensemble du langage. La Seconde partie présente la boite à outils dont se serviront les deux parties suivantes. La troisième partie est consacrée à la construction de modules synthétisables et des tests unitaires qui sont indissociables de la conception de ces modules. La Dernière partie est consacrée à la mise en place d'un banc de vérification fondé sur la programmation objet. Elle amène le lecteur à comprendre les deux librairies de vérification les plus couramment rencontrées : VMM library (Verification Methodology Manual for SystemVerilog) et OVM library (Open Verification Methodology). |
| Côte titre : |
S8/78904-78906 |
Exemplaires (3)
| Cote | Support | Localisation | Disponibilité |
|---|---|---|---|
| S8/78904 | Livre | Bibliothèque centrale | Disponible |
| S8/78905 | Livre | Bibliothèque centrale | Disponible |
| S8/78906 | Livre | Bibliothèque centrale | Disponible |
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